该文将讨论晶振电路设计方案，并解释电路中的各个元器件的具体作用，并且在元器件数值的选择上提供指导。

最后，就消除晶振不稳定和起振问题，最后文章还将给出了一些建议措施。

1 晶振的等效电气特性（1） 概念［1］ 晶片，石英晶体或晶体、晶振、石英晶体谐振器从一块石英晶体上按一定方位角切下薄片。

［2］ 晶体振荡器在封装内部添加 IC 组成振荡电路的晶体元件称为晶体振荡器。

（2） 晶振等效电路图 1. 晶振的等效电路图 1 展示了晶振等效的电路。

R 是 ESR 串联等效阻抗，L 和 C 分别是晶振等效电感和等效电容。

Cp 是晶振的伴身电容，其极性取决于晶振的极性。

图 2. 晶振的电抗频谱线根据图 2，当晶振工作在串联谐振状态下时，电路就似一个纯电阻电路，感抗等于容抗（XL=XC）。

串联谐振的频率为：当晶振工作在并联谐振模式时，晶振表现为感性。

该模式的工作频率由晶振的负载决定。

对于并联谐振状态的晶振，晶振制造商应该指定负载电容 CL。

在这种模式下，振动频率由下式给出在并联谐振模式下，电抗线中 fs 到 fa 的斜线区域内，通过调整晶振的负载，如图 2，晶振都可以振荡起来。

2 晶振电路的设计图 3 所示为推荐的晶振振荡电路图。

这样的组成可以使晶振处于并联谐振模式。

反相器在芯片内体现为一个 AB 型放大器，它将输入的电量相移大约 180°后输出；并且由晶振，R1，C1 和 C2 组成的π型网络产生另外 180°的相移。

所以整个环路的相移为 360°。

这满足了保持振荡的一个条件。

其它的条件，比如正确起振和保持振荡，则要求闭环增益应≥1。

图 3. 晶振振荡器设计电路反相器附近的电阻 Rf 产生负反馈，它将反相器设定在中间补偿区附近，使反相器工作在高增益线性区域。

电阻值很高，范围通常在 500KΩ ~2MΩ内。

图示的 C1，C2 就是为晶振工作在并联谐振状态下得到加载电容 CL 的电容。

关于最优的加载电容 CL 的计算公式为：这里 CS 是 PCB 的漂移电容（stray capacitance），用于计算目的时，典型值为 5pf。

现在 C1 和 C2 选择出来满足上面等式。

通常选择的 C1 和 C2 是大致相等的。

C1 和 / 或 C2 的数值较大，这提高了频率的稳定性，但减小了环路增益，可能引发起振问题。

R1 是驱动限流电阻，主要功能是限制反相器输出，这样晶振不会被过驱动（over driven）。

R1、C1 组构成分压电路，这些元器件的数值是以这样的方式进行计算的：反相器的输出接近 rail-to-rail 值，输入到晶振的信号是 rail-to-rail 的 60%，通常实际是令 R1 的电阻值和的 C1 容抗值相等，即 R1 ≈ XC1。

这使晶振只取得反相器输出信号的一半。

要一直保证晶振消耗的功率在厂商说明书规定范围内。

过驱动会损坏晶振。

理想情况下，反相器提供 180°相移。

但是，反相器的内在延迟会产生额外相移，而这个额外相移与内在延迟成比例。

为保证环路全相移为 n360°，π 型网络应根据反相器的延迟情况，提供小于 180°的相移。

R1 的调整可以满足这一点。

使用固定大小的 C1 和 C2，闭环增益和相位可随 R1 变化。

如果上述两个条件均得到了满足，在一些应用中，R1 可以忽略掉。

一些芯片内置了全部这些外部器件（Rf， R1， C1， and C2），因此消除了电路设计师的烦恼。

这种情况下，只要把晶振连接在 XTAL 和 XTAL 引脚上即可。

提示：选择 ESR 小的晶振，有利于解决起振问题。

较小的 ESR 可以增加环路增益。

在 PCB 板上缩短线路可以减小漂移电容。

这也有利于解决晶振起振和振荡频率的问题。

在工作的温度下和工作的电压范围内经常性测试一下电路，以确保晶振起振和持续振荡。

必要的时候调整元器件的数值。

为了取得最好效果，晶振的设计，用至少 0.4 Vdd（峰峰值）的电平驱动时钟反相器。

调节晶振不能满足要求。

为了获得进一步的设计协助，请联系晶振制造商。

为了优化 R1，我们推荐先计算 C1 和 C2（前面已经解释过如何计算）。

将 R1 替换成电位计，将其初始值设置到大约 XC1。

如果需要，调节电位计的设置，直到晶振起振并在稳态条件下保持振荡。