信号完整性是许多设计人员在高速数字电路设计中涉及的主要主题之一。

信号完整性涉及数字信号波形的质量下降和时序误差，因为信号从发射器传输到接收器会通过封装结构、PCB 走线、通孔、柔性电缆和连接器等互连路径。

当今的高速总线设计如 LpDDR4x、USB 3.2 Gen1/2 (5Gbps/10Gbps)、USB3.2x2 (2x10Gbps)、PCIe 和即将到来的 USB4.0 (2x20Gbps) 在高频数据从发送器流向接收器时会发生信号衰减。

本文将概述高速数据速率系统的信号完整性基础知识和集肤效应、阻抗匹配、特性阻抗、反射等关键问题。

导读随着硅节点采用 10nm、7nm 甚至 5nm 工艺，这可以在给定的芯片尺寸下实现高集成度并增加功能。

在移动应用中，趋势是更高的频率和更高的数据速率，并降低工作核心电压如 0.9v、0.8V、.56V 甚至更低以优化功耗。

在较低的工作电压下以较高的频率工作会使阈值电平或给定位数据的数据有效窗口变小，从而影响走线和电源层分配功率以及“眼图”的闭合度。

由较高频率和较低工作电压引起的闭眼，增加了数据传输误差的机会，因而增加了误码率，这就需要重新传输数据流。

重传会导致处理器在较长时间处于有源模式以重传数据流，这会导致移动应用更高的功耗并减少使用日 (DOU)。

图 1. 频率和较低电压对眼图张开的影响在给定的高频设计中增加其他设计挑战如信号衰减、反射、阻抗匹配，抖动等时，很明显，信号损耗使接收器难以正确译出信息，从而增加了误差的机会。

数据流中的时钟采样在接收器处，数据是在参考时钟的边缘处采样的。

眼图张开越大，就越容易将采样 CLK 设置在给定位的中间以采样数据。

任何幅值衰减、反射或任何抖动，都将使眼图更闭合并使数据有效窗口和有效位时间变得更窄，从而导致接收端出现误差。

图 2. CLK 采样现在，让我们检查何时需要将通道或互连视为传输线，并查看在智能手机或平板电脑等系统中传输损耗的一些主要原因。

高频和传输线低频设计是指波长远大于线长度且 PCB 走线和互连的电阻与频率无关，因此传输线的影响可以忽略不计。

高频设计是指波长远小于线长度且走线的所有物理特性和互连尺寸都需要控制，以便具有一系列电气特性的传输线可用于给定应用。

我们将互连视为传输线的时候是在最高频率下工作时，走线长度可能超过该频率波长的 1/10。

此时，我们需要使用集总元件对走线建模，并考虑所有频率相关元件，包括寄生电容和电感及其对信号衰减的影响。

另一种确定在什么频率下将互连线视为传输线的方法是考虑信号的上升时间 (tr)。

在大多数纳米工艺节点中，高数据速率信号具有急剧的上升 / 下降时间，这要求将通道或任何互连视为传输线。

当这些信号通过信道传播时，其带宽和传输受给定的信号上升时间控制。

传输速度电信号是电磁波，其传输速度取决于其周围材料的介电常数。

传输速度的公式是图 3. 传输线上的波速自由空间（介电常数为 1）无损传输的波速约为 3 x 108 m/s，不同于介电常数为 4 的传输线的波速，后者导致波速降低一半或 1.5 x 108 m/s。

在自由空间对比在 PCB 传输的波速差异将导致称为传播延迟 (Td) 的时间延迟，Td 取决于传播的媒介和信号必须传播的距离。

Td（传播延迟）=传播距离 /Vp（传输速度）现在，当一个信号 (CLK) 在外层传播而另一信号 (Data) 在内层传播时，若我们在一侧具有自由空间而在另一侧具有介电常数时，情况会怎样呢？在许多设计中，高频信号必须以互连电缆或挠性电缆作为传输路径的一部分，这会对幅值和时序波形产生延迟和偏差。

由于信号速度降低、串扰或介电材料吸收的任何能量而导致的时序偏差或任何其他损耗都会同时产生称为抖动的时序和幅值偏差。

图 4. 抖动在这里，设计人员必须匹配一系列信号之间的飞行时间。

由于内层的 DATA 信号将传播得较慢，因此我们必须减小 DATA 信号的长度以匹配 CLK 信号的飞行时间。

集肤效应如果我们查看称为 C1 的给定导体的一部分并通过它发送电流 I(t)，根据安培定律，将会产生与通过导体的电流成比例的磁通量。

如果我们仅考虑一个导体，附近没有其他导体，那么通量线 (B1) 将在导体 C1 中沿与磁场 B1 相反的方向产生循环涡流。

图 5. 趋附效应引起的电流重新分布随着频率增加，集肤效应将电流限制在导体厚度的较小部分，从而增加了有效电阻和相应的损耗。

图 6. 由于频率和走线路径造成的信号损失传输线和特征阻抗 Zo传输线上的电压和电流一起传播，并且是位置 (x) 和时间 (t) 的函数。

传输线的特征阻抗 (Zo) 是与频率相关的电阻，是传输的电压波与传输的电流波之比图 7. 传输线中的电压和电流当电压 V (x,t) 和电流 I (x,t) 一起传播并达到端接阻抗时，欧姆定律要求 V (x,t) /I (x,t) 等于端接阻抗 (ZL)。

图 8. 匹配 Zo 和 ZL当高频信号通过 PCB 中的路径，通过或改变其从一层到另一层的路径时，阻抗将发生变化。

观察给定的 PCB，我们可以看到有很多层、走线、通孔、连接，阻抗在任何给定点处都在变化，且自电容、互电容、自电感和互电感会产生寄生效应。

图 9. PCB 层和阻抗变化现在，让我们引入一些集总元件，如寄生电感、电容、交流集肤电阻、直流电阻，它们存在于任何系统中。

可以看出，例如寄生电容 (Cdx) 如何改变电流分布，从而导致传输线的特征阻抗发生变化，并使 Zo（传输电压与传输电流之比）发生变化。

图 10. 含集总元件的传输线随着集肤效应降低传入信号的幅值，寄生电感两端的电压会降低负载两端电压的上升和下降时间，从而影响信号质量和使信号衰减。

图 11. 寄生效应对 Zo 和信号完整性的影响电压反射系数当高频信号通过不同的路径、通孔或改变其从一层到另一层的路径时，阻抗将发生变化。

控制这些寄生信号并正确端接传输线，我们可以以最小的失真传输信号。

当终端阻抗 (ZL) 不等于线路的特征阻抗 (Zo) 时，必须有一对反射电压和电流波，并且该反射信号将覆盖在源信号上，导致失真。

请注意，当负载终端 (ZL) 等于传输线的特征阻抗 (Zo) 时，电压反射系数等于零。

这表明所有入射波都被匹配的负载终端吸收。

当电压波和电流波一起传播并达到端接阻抗时，总入射波加上 V/I 的任何反射波必须等于端接阻抗 (ZL)。

图 12. 入射波和反射波阻抗不匹配和反射考虑一条 50 欧姆的传输线，端接 150 欧姆的端接电阻或一个过阻尼电路。

为简单起见，我们将电池的阻抗设置为 0，这会将反射波强制返回负载。

此外，设置波传播给定长度的时间延迟（td=距离 /Vp）。

现在，让我们关闭开关 (s) ，看看负载发生了什么。

图 13. 连续反射波序列源和终端阻抗之间来回的连续反射波会导致信号覆盖在源信号上，并在信号线上产生振铃。

图 14. 反射引起的振铃在计算终端和源的反射系数时，我们可以得出到达终端的入射波量加上反射回源的反射波量。

图 14 中具有较大电压的过冲振铃会给器件施加更多的辐射而使其过应力，并在相邻走线之间产生更多的串扰。

另一方面，由振铃或瞬态响应期间电压轨下降引起的下冲都将增加更高的误码率。

带转接驱动器和不带转接驱动器的系统对于某些移动应用，如使用 10Gbps 数据速率的 USB 3.1 Gen 2 的移动应用，总损耗预算以 dB 为单位，包括所有互连通道损耗。

损耗预算包括从硅到连接器的路径中的任何损耗，如硅封装、PCB 走线、通孔、柔性、共模滤波器和连接器。

为了 USB Type-C Gen 2 系统保持好的信号质量而又不限制 PCB 的尺寸和设备的位置，转接驱动器是最具性价比的方案。

考虑到像智能手机或平板电脑这样的系统，可以将其视为高频数字信号从 APP 处理器封装和引脚、PCB 走线、通孔、连接器、柔性电缆和 USB 连接器传输而来，这些高数据速率信号可能在通过 1m 电缆之前就衰减。

图 15. 典型信号路径及信号衰减当信号通过信道传播时，信号的幅值会衰减，且取决于信道的长度，这种衰减可能足以导致在高数据速率下出现信号完整性问题。

转接驱动器作为信号调节器件，可以恢复在给定通道上已有损耗的信号，它可以增强恢复的信号的输出，从而允许该信号传播更长的距离和开眼以降低误码率。

图 16. 使用转接驱动器具有可编程差分输出电压的转接驱动器确保驱动强度与线路阻抗、走线长度保持一致，并均衡信号和解决信号完整性问题。

请记住，增加驱动器的差分输出电压将有助于改善接收信号，但同时也会增加噪声和抖动。

总结保持可接受的信号完整性，需要重视集肤效应、匹配的端接、反射、通孔、串扰、耦合及其对信号衰减的影响。

当走线的长度约为信号波长的 1/10 时，任何互连都应视为传输线。

影响信号完整性的因素，如信道损耗和由阻抗失配引起的信号反射，发生在数据从处理器通过 PCB、通孔、柔性电缆或从 PCB、通孔、柔性电缆到处理器的任何传输过程中。

在整个信号路径中保持阻抗匹配对于接口至关重要，以防止反射并提供最大的功率传输。

任何阻抗失配都会在线路上引起反射，增加抖动并可能损害信号质量。

如果没有转接驱动器，将很难或几乎不可能在数据速率>10Gbps 通过系统电气和协议一致性测试。

在不使用转接驱动器进行短通道和长通道测试时，具有较高数据速率的给定信号的总传输通道距离可能会受到限制，并且不同设备之间的互操作性机会会降低。